Начата разработка скриптового HDL - Verilike.
За основу взят Verilog, выпилено всё лишнее и архитектура языка подогнана под нужды симуляции.
Основа среды исполнения - это контекст, в котором хранятся провода (wire) и регистры (reg). Исполнение производится исключительно регистровыми передачами, которые формируют дерево. При этом логику работы узлов, роль которых выполняют "стандартные ячейки", возлагается на клиента. Траверс дерева планируется проводить параллельно, возможно используя CUDA / OpenCL. Это становится возможным благодаря тому, что дерево регистровых передач представляет собой реактивную программную модель.
Также заметное отличие от Verilog: фронт сигнала представляет собой полноправные значения - '/' (нарастающий) и '\' (спадающий). Это позволит симулировать сигнал CLK как на реальном железе, путём циклической смены его значений: 0 -> '/' -> 1 -> '\'