Удалось восстановить логику ячеек памяти кеша данных (DCache) и инструкций (ICache):
Это оказалась традиционная CMOS SRAM, основанная на 6-транзисторных ячейках:
Смысл работы такой, что когда row = 0, то весь ряд отсоединён и защелки находятся в бистабильных состояниях (хранят заряд).
Когда row=1 (выбирается текущий ряд), значение ячейки обновляется. Причём обновляется только ячейка в текущей колонке (col не равно Z). Для всех остальных колонок значения col будут равны Z (отсоединены) и эти ячейки не будут обновлены новым значением.
Адресацию [row, col] производит специальный декодер адреса, который мы ещё не разобрали.