Полностью разобраны все типовые элементы блока ScaleTableMatrix (64 x 13bit words):
Схема декодера практически полностью повторяет схему декодера предыдущего блока (2-to-4 decoders + ANDs).
Интересным решением разработчиков является альтернативная разводка схемы IO Enable: часть tri-state буферов используется для разводки управляющих сигналов OE/IE, которые разрешают чтение/запись.
Вся схема была полностью симулирована в программе Logisim, чтобы проверить её производительность. Программа достойно справилась с заданием, но возникли некоторые проблемы с симуляцией бистабильных защёлок (aka cross-coupled inverters), они никак не хотели "расщелкиваться" и я заменил их на стандартные защелки из библиотеки компонентов. Поэтому я написал разработчику Logisim Карлу Буршу с просьбой о помощи 
Скачать схему можно тут : https://code.google.com/p/psxdev/source/browse/trunk/Unit-00-01/unit00.circ , а почитать про устройство компонентов этого блока можно в нашей Wiki : http://wiki.psxdev.ru/index.php/CPU_UNITS#Constant_table_memory
Эти же типовые компоненты используются во множестве других блоков процессора, которые ещё предстоит разобрать.